特別研究報告書
題 目
デルタシグマ変調器の設計と評価
Designing and evaluation of
Delta-sigma modulator
報告者
学籍番号 : 1125074
氏名 : 武田 頼長
指導教員
橘 昌良
教授
高知工科大学大学院 工学研究科基盤工学専攻
電子・光システム工学コース
目次
第 1 章 序論 ...........................................................1
第 2 章 デルタシグマ変調の構成、動作について ....................2
2.1 デルタ変調.....................................................................................2
2.3 オーバーサンプリング............................................................. 10
2.4 ノイズシェーピング ................................................................ 12
第 3 章 デルタシグマを構成する各回路の構成.....................17
3.1 積分器 ...................................................................................... 17
3.2 比較器について........................................................................ 21
3.3 DFF について .......................................................................... 23
第 4 章シミュレーション結果と試作チップの測定結果 .............25
4.1 積分器の波形 ........................................................................... 26
4.2 比較器、DFF 回路のシミュレーション波形........................... 28
第 5 章 デルタシグマ変調器を構成する各回路の最適化について .30
5.1 積分器 ...................................................................................... 30
5.2 比較器 ...................................................................................... 35
第 6 章 まとめ .......................................................37
謝辞 ...................................................................38
参考文献
..............................................................39
i
第1章
序論
はじめに
大規模集積回路(Large Scale Integration : LSI)の技術はこれまでアナログ回
路、デジタル回路それぞれ独立して研究・開発されてきた。しかし、現在を含
めこれからの LSI の回路をさらに発展させていくにためにはアナログ回路とデ
ジタル回路、両方の技術の融合が必要不可欠になってきている。その中でアナ
ログ信号とデジタルの信号とを変換させる AD/DA 変換の技術は非常に重要な
ものとなっている。
そこで私は AD 変換技術で注目されているデルタシグマ変調器を CMOS トラ
ンジスタで設計、評価することを本研究の目的とした。
今回設計したデルタシグマ変調器は VDEC(東京大学大規模集積システム設計
教育研究センター)を利用して Rohm0.18μmCMOS プロセスでマニュアル・レ
イアウトを行いチップ化、測定、評価した。
本論文は 6 章で構成されている。本章では研究の背景と目的について説明す
る。第 2 章ではデルタ変調やデルタシグマ変調の構成、動作原理などについて
説明する。第 3 章では設計を行ったデルタシグマ変調器を構成する各回路の構
成について説明する。第 4 章では HSPICE を用いたシミュレーション、試作チ
ップの測定結果についてまとめる。第 5 章ではデルタシグマを構成する各回路
の最適化について考察する。第 6 章では結論を述べる。
なお、本研究は東京大学大規模集積システム設計教育研究センターを通じ、
ローム株式会社、ケイデンス株式会社、メンターグラフィックスコーポレーシ
ョン、シノプシス株式会社の協力で行われたものである。
1
第2章
デルタシグマ変調の構成、動作について
デルタシグマ変調の構成は入力信号を積分してからデルタ変調を行う構成と
なっている。デルタシグマ変調にはノイズシェーピングといった特徴がある。
これらについて順に説明する。
2.1 デルタ変調
デルタ変調器は予測フィルタ減算器、比較器により構成される。動作原理と
してはアナログ入力信号と予測フィルタから取り出された1クロック前の出力
信号とを比較して信号を出力する。アナログ入力信号が予測フィルタからの信
号より大きければ比較器の出力は H となり予測フィルタからの出力信号は増加
し、逆に小さければ比較気の出力は L となり予測フィルタからの出力信号は減
少する。
このデルタ変調方式には2つほど大きな欠点がある。1つはアナログ入力信
号と予測フィルタからの信号との差分を取るため直流成分が比較できないこと、
もう1つはアナログ入力信号が急激に変化した場合変化を追っていけなる(傾斜
過負荷)という欠点がある。この2点を改善したものがデルタシグマ変調器であ
る。
図 2.1
デルタ変調の構造
2
2.2 デルタシグマ変調
デルタシグマ変調器の構成としてはアナログ入力信号をまず積分してからデ
ルタ変調を行う形となる。こうすることによってデルタ変調からの出力は差分
をとならなくなる。さらに、デルタ変調の欠点であった傾斜過負荷が生じなく
なる。この回路には積分器が2つ置かれていることになるが、それぞれ全く同
じ特性でなければならないというデリケートな問題がある上に、そもそも同じ
動作をするので1つにまとめて、比較器の前に積分器を置く形で実現させるこ
とができる。実際の回路は図 2.3 に示されるような構造になる。
図 2.2
図 2.3
デルタ変調の構造
実際のデルタシグマ変調器の構造
3
ここでデルタシグマ変調器の出力波形がどのように変化しているかを説明す
る。まず、図 2.3 のデルタシグマ変調器を構成する各回路の入力と出力の波形の
変化について説明する。積分器の出力波形は入力信号を反転させ、ADC に送る。
入力が-1 の時出力は+1、入力信号が-1 の時+1 となる。ADC は比較器とな
るが、その基準点より ADC への入力信号が低くなると出力は 0 から 1 へ変化す
る。逆に入力信号が基準点より大きくなると出力は 1 から 0 へ変化する。OUT
は ADC の出力を DFF が受け、サンプリングクロックで出力する。フィードバ
ックさせる出力信号はデルタシグマ変調への入力信号との差分をとるので DAC
の出力は入力が 0 の時+1 を、入力信号は 1 の時は-1 を出力し、入力信号との
和をとるようにする。
では入力信号が+であるときデルタシグマ変調器はどのように変化するかを
クロックごとに説明する。ここでは初期値として入力を+0.5v、積分器への入力
を 0v、出力を 0 とする。まず、DAC が出力 OUT を受け+1 を出力する。この
値と入力の+0.5 との和の+1.5 が積分器への入力となり、-1.5 を出力する。
ADC は入力が 0 からマイナスに変化したので+1 を出力する。この信号を DFF
が受けサンプリングクロックで出力する。次に、出力された信号は DAC を通し
てフィードバックされる(DAC の出力は-1)。フィードバックされた信号と入力
信号との和である-0.5 が積分器に入力され、出力が+0.5 増加する。この動き
は積分器の出力が基準点より大きくなるまで繰り返され、この間出力 OUT は 1
のままである。積分器の出力が基準点より大きくなると ADC の出力は 1 から 0
に変化し、DFF のサンプリングクロックで出力 OUT が 0 に変化する。DAC の
出力は+1 となり入力の輪の 1.5v が積分器に入力され出力はその分下がる。そ
の後の波形は同じ変化を繰り返し、0111 が繰り返し出力される。
次に出力 OUT の初期値が 1 のときを考えると、まず DAC で-1 が出力され
入力 IN との和-0.5v が積分器に入力され+0.5v が出力される。この後の動き
は同じ変化を繰り返し、やはり出力は 0111 が繰り返し出力される。結果として
入力 IN がプラスのときは 1 が出力される割合が多くなる。
4
(a)初期値
入力:+0.5
積分器の入力:0
出力 out:0
(b)初期値
入力:+0.5
積分器の入力:0
出力 out:1
図 2.4 デルタシグマ変調の出力波形
図中の青線は積分器の出力波形
5
次に入力信号がマイナスのときどうなるかを説明する。初期値として入力 IN
を-0.5、積分器への入力を 0、出力 OUT を 1 とする。DAC が出力 Out の 1 を
受け-1 を出力する。この値と入力 IN の-0.5 の和-1.5 が積分器への入力とな
り、
1.5v を出力する。ADC は入力が 0 からプラスに変化したので 0 を出力する。
この信号を DFF が受け、サンプリングクロックで出力する。出力された信号は
DAC を通してフィードバックされる(DAC の出力は 1)。フィードバックされた
信号と入力 IN との和である 0.5 が積分器に入力され、出力が-0.5 減少する。
この動きは積分器の出力が基準点より小さくなるまで繰り返され、この間出力
OUT は 0 のままである。積分器の出力が基準点より小さくなると ADC の出力
は 0 から 1 に変化し、DFF のサンプリングクロックで出力 OUT が 1 に変化す
る。DAC の出力は-1 となり入力の和の-1.5 が積分器に入力され出力はその分
上がる。その後の波形は同じ変化を繰り返し、出力は 0100 が繰り返し出力され
る。
図 2.5 デルタシグマ変調の出力波形
図中の青線は積分器の出力波形
初期値
入力:-0.5
積分器の入力:0
出力 out:1
6
次に出力 OUT の初期値が 0 のときを考える。DAC で 1 が出力され入力 IN
との和 0.5 が積分器に入力され-0.5 が出力される。この後の動きは出力 OUT
の初期値が 1 の時と同じ変化を繰り返し、出力は 0100 が繰り返し出力される。
結果として入力 IN がマイナスのときは 0 が出力される割合が多くなる。
図 2.6 デルタシグマ変調の出力波形
図中の青線は積分器の出力波形
初期値
入力:-0.5
積分器の入力:0
出力 out:0
7
最後に入力 IN が 0 のときどのような変化をするか説明する。初期値として入
力 IN を 0、積分器への入力を 0、出力 OUT を 0 とする。DAC は出力 OUT の
0 を受け+1 を出力する。この値と入力 IN の 0 の和 1 が積分器への入力となり、
-1 を出力する。ADC は入力が 0 からマイナスに変化したので+1 を出力する。
この信号を DFF が受けサンプリングクロックで出力する。次に、出力された信
号は DAC を通して-1 がフィードバックされる。この値と入力 IN の 0 の和-1
が積分器に入力され、出力が 1 増加する。次のサイクルで積分器の出力は 1 と
プラスに変化したので ADC の出力は 0 に変化する。この後の波形は同じ変化を
繰り返し、出力は 0011 が繰り返し出力される。
図 2.7 デルタシグマ変調の出力波形
図中の青線は積分器の出力波形
初期値
入力:0
積分器の入力:0
出力 out:0
同様に出力 Out の初期値が 1v のときを考えると、図 2.6 の(b)図のように波
形は変化していきやはり 0011 が繰り返し出力される。
8
図 2.8 デルタシグマ変調の出力波形
図中の青線は積分器の出力波形
初期値
入力:0
積分器の入力:0
出力 out:1
では次にデルタシグマ変調の大きな特徴のノイズシェーピングについてオー
バーサンプリングのことも含めて説明する。
9
2.3 オーバーサンプリング
図 2.9 はアナログ入力信号 f を fs でサンプリングした時の輪郭波形を示し
た図である。
2f < fs のときは、fs によって入力波形から離散値が取り出される。fs が高い
ほど元の波形に近い輪郭の波形を再現できる。
2f = fs のときは、波形の輪郭を伝えることができない。したがって、入力信
号 f の波形を正確に再現するためには標本化周波数 fs は少なくとも 2f < fs であ
ることが必要になる。
2f > fs のときは、再生される波形は元の波形とは異なったものとなる。この
信号のことをエリアス周波数という。このように fs が十分に高くないとエリア
スによって再生周波数が変化することを折り返し雑音と呼び再生における歪の
原因となる。
図 2.9
アナログ入力信号をサンプリングした輪郭波形
(a)アナログ入力信号 ( 周波数:f )
(b)サンプリング周波数 fs
(c) 2f < fs のとき
(d) 2f = fs のとき
(e) 2f > fs のとき
10
以上のことよりサンプリングには少なくとも 2f < fs という条件を満たさない
といけない。このサンプリング周波数 fs を信号帯域よりも十分に高い周波数で
サンプリングする、これがオーバーサンプリングである。
アナログ信号をデジタル信号に変換する際量子化雑音というものが必ず発生
される。量子化雑音は量子化後の信号と元の信号との差のことである。図 2.8
に示すようにノイズ成分の総和は通常のサンプリングもオーバーサンプリング
も同じであるが元の信号帯域の部分に注目すると、オーバーサンプリングの方
が小さいことが分かる。
このようにオーバーサンプリングとはノイズ成分を高い周波数にまで引き伸
ばすことで精度をよくする技術である。
図 2.10
オーバーサンプリングによる量子化雑音の変化
fs/2:ナイキスト周波数
OSM:オーバーサンプリング係数
11
2.4 ノイズシェーピング
ノイズシェーピングとは量子化器の前にある積分器とフィードバックの構造
によって実現させることができる。量子化を行うと全周波数に均等に量子化雑
音が分布する。
図 2.11 はデルタシグマ変調器をモデル化した図で、図 2.12 が積分器をモデル
化した図である。
図 2.11
デルタシグマ変調器のモデル
図 2.12
積分器のモデル
12
積分器を H(z)の伝達関数としてあらわすと
H ( z) =
Vout
Z -1
=
Vin 1 - Z -1
となりデルタシグマ変調の入力 Vin と Vout の関係は
Vout =
Z -1
(Vin - Vout ) + E
1 - Z -1
Vout = Z -1Vin + (1 - Z -1 ) E
となる( 式中の E は量子化雑音を表す )。
Vin については Z -1 の遅延が発生していることを表している。次に E について
であるが、 1 - Z -1 を 1 - exp(- j 2πfs ) と置き換えると
1 - exp(- j 2πfs ) = {exp( jπfs ) - exp(- jπfs )}exp(- jπfs )
= j 2 sin(πfs ) exp(- jπfs )
となる( fs はオーバーサンプリング後のサンプリング周波数 )。この式の振幅に
注目すると 2 sin (πfs ) となっていることがわかる。この関数の特性を示した図が
図 2.11 である。図中の伝達特性と量子化雑音を掛け合わせたものがノイズシェ
ーピングされたものになる。低周波数帯域のノイズが抑えられ高周波数帯域に
ノイズが押し出される。ここでフィルタを通し高周波数帯域のノイズをカット
すると元の信号帯域のノイズを低減できる。
このようにノイズシェーピングとはオーバーサンプリングした高い周波数領
域に雑音成分を押しやることで信号帯域の精度をよくする技術のことである。
13
図 2.13
ノイズの特性
14
このノイズシェーピングはデルタシグマ変調器の次数を上げることによりさ
らに量子化雑音を低減させることができる。
例えば 2 次のデルタシグマ変調器を考えたとき、まずこれを実現するには 1
次のデルタシグマ変調器の量子化器を別の 1 次のデルタシグマ変調器に置き換
えることでできる。その図を図 2.14 に示す。
図 2.14 2 次のデルタシグマ変調器
この 2 次デルタシグマ変調器の Vin と Vout の関係は
ì
ü Z -1
Z -1
Vout = í(Vin - Vout )
Vout
+E
ý
-1
1 - Z -1
î
þ1 - Z
Vout =
(
(
) (
Vin × Z -1 - Vout × Z -1 - Vout × Z -1 1 - Z -1 + E 1 - Z -1
(1 - Z )
)
2
-1 2
)
(
2
)
(
Vout 1 - Z -1 + Vout × Z -1 + Vout × Z -1 × 1 - Z -1 = Vin × Z -1 + E 1 - Z -1
(
)
(
Vout 1 - 2 Z -1 + Z -1 + Z -1 + Z -1 - Z -1 = Vin × Z -1 + E 1 - Z -1
(
Vout = Vin × Z -1 + E 1 - Z -1
となる。
15
)
2
)
2
)
2
信号伝達関数は 1 次デルタシグマ変調器と同様の Z -1 であるが雑音伝達関数
(
)
2
に注目すると、 1 - Z -1 と 1 次デルタシグマ変調器の 2 乗となっている。つまり
低周波数帯域での量子化雑音をさらに低減できる。
図 2.15 雑音伝達関数
16
第3章
デルタシグマを構成する各回路の構成
今回設計したデルタシグマ変調器には積分器、比較器、D フリップフロップ(以
下 DFF)で構成されている。ここではそれらの回路構成について説明する。
各回路は VDEC を利用し、マニュアルでレイアウト設計した。設計ツールは
Cadence 社の Virtuoso Layout Editor を使用し、Rohm0.18μmCMOS プロセ
スのデザインルールに従って設計した。デザインルールチェック(DRC)は
Mentor Graphics 社の Calibre-DRC を利用した。
3.1 積分器
積分器はオペアンプに抵抗、キャパシタを図 3.1 のように接続して実現してあ
る。オペアンプに接続する抵抗、キャパシタをそれぞれ R、C とすると出力 Vout
は
Vout = -
1
Vin
RC ò
(式 3.1)
となる。
オペアンプを設計し抵抗、キャパシタは外付けするようにしている。
図 3.1
積分器の構成
オペアンプについて
オペアンプは図 3.2 に示してあるようにトランジスタ 7 つで実現している。
このオペアンプは 2 段型になっており前段を差動増幅部とカレントミラー部で、
後段を増幅部で構成という形にしている。
17
(a)
(b)
(c)
図 3.2 オペアンプのレイアウト図
18
図 3.3
オペアンプの回路図
図 3.2 レイアウト図(a)のパラメータ
M1: PMOS トランジスタ
L=0.18、W=5.78μm
M2: PMOS トランジスタ
L=0.18、W=5.78μm
M3: NMOS トランジスタ
L=0.18、W=4μm
並列に 2 つ接続
M4: NMOS トランジスタ
L=0.18、W=4μm
並列に 2 つ接続
M5: NMOS トランジスタ
L=0.18、W=4μm
並列に 2 つ接続
M6: PMOS トランジスタ
L=0.18、W=5.78μm
M7: NMOS トランジスタ
L=0.18、W=4μm
並列に 2 つ接続
(b)のパラメータ
M1: PMOS トランジスタ
L=0.18、W=5.78μm
並列に 2 つ接続
M2: PMOS トランジスタ
L=0.18、W=5.78μm
並列に 2 つ接続
M3: NMOS トランジスタ
L=0.18、W=4μm
並列に 4 つ接続
M4: NMOS トランジスタ
L=0.18、W=4μm
並列に 4 つ接続
M5: NMOS トランジスタ
L=0.18、W=4μm
並列に 4 つ接続
M6: PMOS トランジスタ
L=0.18、W=5.78μm
並列に 2 つ接続
M7: NMOS トランジスタ
L=0.18、W=4μm
並列に 4 つ接続
19
(c)のパラメータ
M1: PMOS トランジスタ
L=0.18、W=2μm
M2: PMOS トランジスタ
L=0.18、W=2μm
M3: NMOS トランジスタ
L=0.18、W=2μm
並列に 8 つ接続
M4: NMOS トランジスタ
L=0.18、W=2μm
並列に 8 つ接続
M5: NMOS トランジスタ
L=0.18、W=2μm
並列に 2 つ接続
M6: PMOS トランジスタ
L=0.18、W=2μm
並列に 4 つ接続
M7: NMOS トランジスタ
L=0.18、W=2μm
並列に 4 つ接続
20
3.2 比較器について
比較器は図 3.3 に示すような回路構成である。入力信号 Vp が Vmより大きけ
れば出力信号は H、小さければ L を出力する回路である。今回設計したデルタ
シグマ変調器は入力信号を VDD/2 で比較するようにしているので Vm を
VDD/2 と固定して Vp に信号を入力する。
21
図 3.5 比較器の回路図
図 3.4
M1: PMOS トランジスタ
L=0.18、W=4μm
M2: PMOS トランジスタ
L=0.18、W=4μm
M3: NMOS トランジスタ
L=0.18、W=2μm
M4: NMOS トランジスタ
L=0.18、W=2μm
M5: NMOS トランジスタ
L=0.18、W=2μm
M6: PMOS トランジスタ
L=0.18、W=4μm
M7: NMOS トランジスタ
L=0.18、W=2μm
比較器のレイアウト図
22
3.3
DFF について
DFF は 2007 年に卒業研究として設計したポジティブエッジで動作するもの
を利用している。回路構成は以下の図のようになっている。
23
図 3.6
DFF のレイアウト図
図 3.7
DFF の回路図
トランジスタのパラメータ
PMOS トランジスタ
L=0.18、W=4μm
NMOS トランジスタ
L=0.18、W=2μm
24
第 4 章シミュレーション結果と試作チップの測定結果
本研究で設計したデルタシグマ変調器を構成する各回路のシミュレーション
は、レイアウト図からネットリストの抽出を行い抽出されたデータを用いて行
った。レイアウトパターンからのデータ抽出には Synopsys 社の Hercules およ
び StarXtract を使用し、シミュレーションには Synopsys 社の HSPICE を使用
した。またシミュレーションで得られた波形は Synopsys 社の cosmo scope を使
用して確認した。
また、試作チップの動作の測定には治具を製作する。まず、積分器、比較器
と DFF の回路についてそれぞれ測定した。
使用器具は次のものを使用した。
・直流電源
試作チップに電源電圧を印加するために使用
使用機種は Agilent 社の「E3642A」
・ デジタル・フォスファ・オシロスコープ
出力信号の波形を調べるために使用
使用機種は Tektronix 社の「DPO7104」
・クロック・シンセサイザ
DFF へのクロック供給のため使用
使用機種は「CK1620」
・ファンクションジェネレータ
入力信号の生成に使用
使用機種は「33120A」
25
4.1 積分器の波形
図 4.1 が積分器の出力波形である。図中の紫色の波形が入力信号で水色の波形
が出力信号である。この積分器を構成しているオペアンプのトランジスタのパ
ラメータは図 3.2 の(C)である。入力信号の振幅は 0.9v で 500Khz、出力信号の
振幅は 5mv となっている。オペアンプにつないでいる抵抗は 10KΩ、キャパシ
タは 10pF である。シミュレーション波形は図 4.2 である。図中の紫色の波形が
出力信号の波形で緑色が入力信号の波形である。
出力波形は(式 3.1)であらわされるように入力信号の積分したものが反転され
なければならないが反転されていない。本研究で設計した積分器 3 種類ともこ
のようにうまく積分器としての動作をいていない。
図 4.2 の測定波形もシミュレーション波形も反転されておらず、時定数の
1
RC
の値が適切ではない、あるいはオペアンプを構成するトランジスタのパラメー
タがよくないのかもしれないのでこのあたりは要確認が必要である。
図 4.1
積分器の測定波形
26
図 4.2
積分器のシミュレーション波形
27
4.2 比較器、DFF 回路のシミュレーション波形
比較器と DFF はチップ内で接続しており、比較器への入力信号の波形と DFF
の出力信号の波形を測定した。この回路のシミュレーション波形は図 4.3 である。
図中の紫色の波形は図 3.5 の比較器の Vm への入力信号、緑色の波形は Vp への
入力波形、橙色の波形は DFF の出力波形を表す。Vp は
Vdd
に固定させており
2
(0.9v)図中には示されていないが DFF のクロックの立ち上がりで出力が変化し
ている。
チップの測定波形は図 4.4 である。図中の紫色の波形が Vp への入力信号、黄
色の波形が Vm への入力信号、緑色の波形が DFF へのクロック信号、水色の波
形が DFF の出力波形となっている。Vp の値が Vm より大きいとき DFF のクロ
ックの立ち上がりで動作せず、出力は 0 のままである。そこで、積分器、DFF
回路をチップのパッドに接続した状態でシミュレーションをしたところ図 4.5
に示される波形が得られた。図中の紫色の波形が Vp への入力信号、緑色の波形
が Vm への入力信号、黄色の波形が DFF の出力波形である。この結果から比較
器、DFF 回路をパッドに接続した際、接続のミスがあったのか、何らかの影響
を受けたと思われるのでこちらも確認が必要である。
図 4.3
比較器、DFF のシミュレーション波形
28
図 4.4
図 4.5
積分器、DFF 回路の測定波形
パッドにつないだ比較器、DFF のシミュレーション波形
29
第5章
デルタシグマ変調器を構成する各回路の最適化について
前章でシミュレーション結果がよくなく、正しい波形を取ることができなか
ったのを確認した。レイアウト設計をした際に配線ミスをした可能性も十分考
えられるが、今回設計した回路がデルタシグマ変調器を構成する回路の構成自
体があまりよくなかったということも考えられる。そこでこの章では各回路を
違う構成で実現する方法について考察してみる。
5.1 積分器
積分器は図 3.1 に示してあるようにオペアンプに抵抗とキャパシタを接続す
ることで実現できる。この回路の抵抗の代わりにスイッチトキャパシタを使っ
て積分器を実現させることができる。スイッチトキャパシタとは、キャパシタ
とスイッチを組み合わせることで擬似的な抵抗を実現する回路のことである。
回路は図 5.1 に示すようにキャパシタの両端の MOS トランジスタをクロックで
切り替えながら電荷を転送する構造になっている。
図 5.1
スイッチトキャパシタ回路
30
スイッチトキャパシタを利用した積分器を図 5.2 に示す。図中の a と b が逆
位相のクロックで ON すると仮定すると、a が ON のとき電荷⊿Q が送られ入
力電圧と反転入力端子との間の電位差 Vin が Cc にかかる。このとき Cc に溜ま
った電荷と同量の電荷が C にも送られる。b が ON するとき Cc の両端の電位が
0 になり電荷が放電される。スイッチトキャパシタ回路ではクロックの 1 周期ご
とに電荷量⊿Q が送られるので C に流れる実効的な電流はサンプリング周波数
を fs とすると
I = DQ × fs = Cc × fs × Vin
(式
5.1)
となる。
ここで抵抗 R に電圧 Vin を印加すると電流 I = Vin / R が流れるというオーム
の法則を考えると、図 5.2 のスイッチトキャパシタ回路の実効的な抵抗は
1 / Cc × fs となる。つまりクロック周波数 fs とキャパシタ Cc で実効的な抵抗値を
任意に決めることができる。
図 5.2
スイッチトキャパシタを利用した積分器
(バタフライ型)
31
また、図 5.3 のようにスイッチトキャパシタを動かすと a が ON されるとき
Cc に Cc × Vin の電荷が蓄積され b が ON するとその電荷が C に送られる。この
とき送られる電荷は負である。C に流れ込む実効的な電流は
I = DQ × fs = -Cc × fs × Vin
(式
5.2)
となる。
こちらもクロック周波数 fs とキャパシタ Cc で実効的な抵抗値を任意に決め
ることができる(ただし符号はマイナス)。
図 5.3
スイッチトキャパシタを利用した積分器
(クロール型)
32
図 5.2 の回路は入力から流れる電流と出力から流れる電流の和は 0 なので
Cc × fs × Vin + C × fs × (1 - Z -1 )Vout = 0
となり伝達関数は
H ( z) =
Vout
Cc
1
=×
Vin
C (1 - Z -1 )
となり、同様に図 5.3 の伝達関数は
-
H ( z) =
1
2
Vout Cc
Z
=
×
Vin
C (1 - Z -1 )
となる。
33
今回の試作チップには DAC の回路を設計して載せなかったが DAC の回路の
構成は図 5.4 に示す回路で実現できる。これとスイッチトキャパシタを使った積
分器とをつないだ回路が図 5.5 である(図 5.4、図 5.5 ともに青線と赤線は逆位相
で ON する)。
今回設計した積分器は抵抗とキャパシタをチップの外で接続するようにして
いた。スイッチトキャパシタはコンデンサと MOS トランジスタで実現できるの
でこのような構成で積分器、DAC を設計すればワンチップ内に搭載できると考
える。
図 5.4
DAC の回路図
図 5.5
DAC と積分器
34
5.2 比較器
比較器は連続時間データを取り扱うものと離散時間データを取り扱うものに
分類される。前者は入力データが基準値に近いとき、重畳されるノイズの影響
を受け出力値がばたばたと入れ替わってしまい、安定した出力を出すことがで
きなくなる。このため、高精度で比較をするときは入力データの瞬間値をサン
プリングして、それを基準値と離散時間で比較する方がよい。
図 5.6 は離散時間比較器の構造である。入力データはクロック a の期間中にサ
ンプル・ホールド回路でサンプリングされ a の間はサンプリングしたデータを保
持する。この間に増幅器がサンプリングデータと基準値との差⊿Vin を増幅して
ラッチ回路に伝送する。ラッチ回路は増幅回路からの信号を元に信号を出力す
る。
図 5.6
離散時間比較器の構造
35
図 5.7 にスイッチトキャパシタを使った比較器の構造を示す。クロックαのと
きオペアンプを含む回路がユニティゲインバッファの構造になる(ユニティゲイ
ンバッファとはオペアンプの反転入力端子と出力端子を結んだとき電圧利得が
十分に大きければ非反転入力端子の電圧がそのまま出力される構造のことを言
う)。このとき入力信号をキャパシタでサンプリングする。クロックが b に切り
替わるとキャパシタにかかっていた入力電圧-Vin がオペアンプの反転入力端
子に印加され b の間ホールドされる。接地電圧と比較して論理値を出力する。
図 5.7 スイッチトキャパシタ型の比較器
アンプは利増的なもの(電圧利得=無限大、オフセット入力電圧=0v)とする。
このようにスイッチトキャパシタを使って回路を構成すると積分器、比較器、
DAC はオペアンプ、キャパシタ、MOS トランジスタのみで構成でき、さらに
すべての回路をワンチップ内に収める事が可能になると思う。
36
第6章
まとめ
本研究ではデルタシグマ変調器を設計し評価することを目標としたが、各回
路ともうまく測定できずに残念であった。レイアウト設計の際に配線ミスをし
てしまったのかもしれないが回路の構造がよくなく波形をとることができなか
った可能性も考えられると思う。第 5 章でスイッチトキャパシタを使って積分
器、比較器、DAC など実現する方法について示したがこれらは一例であってほ
かにもこれらを実現する回路は考えられる。このあたりはさらに深く掘り下げ
ていけば回路の小型化や精度の問題などよりよいものが作れるようになるので
はないかと考える。
37
謝辞
本研究を進めるにあたり,御指導と御鞭撻頂いた高知工科大学電子・光シス
テム工学コース橘昌良教授に心から感謝いたします.またご助言を頂くととも
に日頃からお世話になりました高知工科大学電子・光システム工学コース矢野
政顕教授に厚く御礼申し上げます。
さらに,本研究を行うにあたり,日頃から御世話になった橘研究室,矢野研
究室の皆様方に心から感謝いたします。
38
参考文献
[1]相良岩男
著:「A/D・D/A 変換回路入門」
日刊工業新聞社
[2]谷口研二 著:
「LSI 設計者のための CMOS アナログ回路入門」 CQ 出版社
[3]Richard Schreier、GaborC.Temes 著、和田孝夫、安田彰
アナログ/デジタル変換器入門」 丸善株式会社
[5]R.Jacob Baker:「CMOS」 WILEY INTERSCIENCE
[4]矢野政顕 著:「論理設計ノート」
三恵社
39
監訳:「⊿Σ型
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特別研究報告書 デルタシグマ変調器の設計と評価