ILC衝突点モニター用
ピクセル検出器読み出し回路の設計開発
東北大学大学院 理学研究科
ニュートリノ科学研究センター
修士2年 横山 康博
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
1.ILC実験計画
ILC(International Linear Collider):
TeV領域の重心エネルギーを持つ電子・
陽電子衝突型加速器
対象とする物理
Higgs粒子、 超対称性粒子の探索、
トップクォークの精密測定など
1.ILC実験計画
ILCのビーム
ビーム構造
衝突点付近のビームサイズ
σz=300μm
σx
σy
σz
σx=655nm
σy=5.7nm
1.ILC実験計画
Pair Monitor
Pair Monitor
400cm
Pair Monitorとは・・・
衝突点付近のビームサイズを調べる
ためのビームプロファイルモニタ
3Dシリコンピクセル検出器
+ 読み出し回路
1.ILC実験計画
Pair Monitor
電子・陽電子ビームの衝突
e+e-ペアが対生成
同電荷を持つビームにより散乱
Pair Monitorに衝突
1.ILC実験計画
Pair Monitor
衝突した粒子の空間的な分布を調べる
ビームサイズを割り出すことができる。
Pair Monitor
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
2.本研究の目的
ILCのビーム構造より要求される性能を
満足するPair Monitorの読み出し回路
を開発すること。
2.本研究の目的
GLCからILCへ
ビーム加速方式・パラメータの変更
ILCに最適化された回路設計の要請
GLC
ILC
ビーム加速方式
バンチ/トレイン
常電導
192
超伝導
2820
トレイン/秒
150Hz
5Hz
バンチ間隔
1.4ns
307.7ns
トレイン長
269ns
0.868ms
トレイン間隔
6.6ms
200ms
読み出し回路に
要求される性能
2.本研究の目的
・868μsのトレインを16分割し、それぞれの分割された時
間におけるヒット数を記録・保持できる
・約300nsの時間分解能を持つ
・トレインギャップでヒット数を読み出し、リアルタイムで加
速器のオペレーションにフィードバックできる
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
3.Pair Monitorの読み出し回路設計
読み出し回路の開発
池田博一教授(JAXA)の協力を得て行う。
回路のシミュレーションを行い、検証及び
フィードバックをして設計を確定した。
3.Pair Monitorの読み出し回路設計
読み出し回路概観
4mm
Glue回路:
ピクセルを結合し、集積回路
としてまとまった動作をさせる
ために必要な周辺回路
ピクセル回路:
6×6のアレイ構造。
3Dシリコンピクセル検出器に
バンプボンドされる。
4mm
3.Pair Monitorの読み出し回路設計
ピクセル回路
ピクセル:
アナログ回路部+
ディジタル回路部
CELLA
ディジタル回路部
アナログ回路部
CELLA
3.Pair Monitorの読み出し回路設計
アナログ回路部
検出器から入ってくる信号を・・・
①前置増幅回路サブブロックで増幅
CELLA
②差動増幅回路サブブロックで増幅
CELLA
③コンパレータ回路サブブロックでディジタル化
3.Pair Monitorの読み出し回路設計
アナログ回路部
CELLA
CELLA
検出器からの
入力信号
3.Pair Monitorの読み出し回路設計
アナログ回路部
検出器から入ってくる信号を・・・
①前置増幅回路サブブロックで増幅
CELLA
②差動増幅回路サブブロックで増幅
CELLA
③コンパレータ回路サブブロックでディジタル化
3.Pair Monitorの読み出し回路設計
アナログ回路部
CELLA
CELLA
前置増幅回路
サブブロック
からの出力信号
3.Pair Monitorの読み出し回路設計
アナログ回路部
検出器から入ってくる信号を・・・
①前置増幅回路サブブロックで増幅
CELLA
②差動増幅回路サブブロックで増幅
CELLA
③コンパレータ回路サブブロックでディジタル化
3.Pair Monitorの読み出し回路設計
アナログ回路部
CELLA
CELLA
差動増幅回路
サブブロック
からの出力信号
3.Pair Monitorの読み出し回路設計
アナログ回路部
検出器から入ってくる信号を・・・
①前置増幅回路サブブロックで増幅
CELLA
②差動増幅回路サブブロックで増幅
CELLA
③コンパレータ回路サブブロックでディジタル化
3.Pair Monitorの読み出し回路設計
アナログ回路部
CELLA
CELLA
コンパレータ回路
サブブロック
からの出力信号
ディジタル
回路部へ
3.Pair Monitorの読み出し回路設計
ディジタル回路部
アナログ回路部でディジタル化された信号を・・・
①カウンタ回路で計数
②レジスタ回路に記録・保持
CELLA
CELLA
3.Pair Monitorの読み出し回路設計
ディジタル回路部
アナログ回路部でディジタル化された信号を・・・
①カウンタ回路で計数
②レジスタ回路に記録・保持
CELLA
CELLA
3.Pair Monitorの読み出し回路設計
ディジタル回路部
計16のラッチ回路
3.Pair Monitorの読み出し回路設計
信号の入力から読み出しまで
検出器に
バンプボンド
3.Pair Monitorの読み出し回路設計
信号の入力から読み出しまで
e-
e-
e-
検出器に
バンプボンド
検出器からの信号
それぞれのピクセル検出器へ
eそれぞれのピクセル回路内で・・・
アナログ回路部
増幅・ディジタル化
ディジタル回路部
計数・記録
3.Pair Monitorの読み出し回路設計
信号の入力から読み出しまで
信号を読み出すために・・・
ピクセル&レジスタ選択
信号読み出し
20
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
4.回路シミュレーションを用いた評価試験
アナログ回路部
シミュレーションツール:T-SPICE
・モニタテスト
・skewテスト
・温度テスト
・電子雑音テスト
・電源電圧の揺れに対する感度テスト
4.回路シミュレーションを用いた評価試験
モニタテスト
検出器からの入力信号:
v(AIN)
前置増幅回路サブブロック
からの出力信号:
v(MON1)
4.回路シミュレーションを用いた評価試験
モニタテスト
差動増幅回路サブブロック
からの出力信号:
v(MON2)、v(MON3)
それらの差を取った信号:
v(MON2,MON3)
4.回路シミュレーションを用いた評価試験
モニタテスト
コンパレータ回路サブブロッ
クからの出力信号:
v(CMPDOUT)
4.回路シミュレーションを用いた評価試験
モニタテスト
検出器からの入力信号:
v(AIN)
前置増幅回路サブブロック
からの出力信号:
v(MON1)
差動増幅回路サブブロック
からの出力信号:
v(MON2)、v(MON3)
それらの差を取った信号:
v(MON2,MON3)
コンパレータ回路サブブロッ
クからの出力信号:
v(CMPDOUT)
300ns間隔で入射された
信号を完全に分離できている。
4.回路シミュレーションを用いた評価試験
モニタテスト
前置増幅回路サブブロック
からの出力信号:
v(MON1)
差動増幅回路サブブロック
からの出力信号:
v(MON2)、v(MON3)
4.回路シミュレーションを用いた評価試験
モニタテスト
前置増幅回路からの
出力信号(MON1)を
モニタ
4.回路シミュレーションを用いた評価試験
モニタテスト
差動増幅回路からの
出力信号(MON2)を
モニタ
4.回路シミュレーションを用いた評価試験
モニタテスト
差動増幅回路からの
出力信号(MON3)を
モニタ
4.回路シミュレーションを用いた評価試験
モニタテスト
3チャンネルとも回
路内部の信号をモ
ニタできている。
4.回路シミュレーションを用いた評価試験
skewテスト
FF、TT、SS、FS、SFの下で測定。
トランジスタの種類
FS
F:fast
T:typical
S:slow
nMOS pMOS
影響有り
ベースライン
に変化
影響有り
影響小
様々なskew
条件の下で、
動作可能。
4.回路シミュレーションを用いた評価試験
温度テスト
-50、-25、0、25、50℃の下で測定。
温度耐性を
持っている。
影響小
影響有り
ベースラインに変化
影響小
4.回路シミュレーションを用いた評価試験
電子雑音テスト
0,1,2,5,10pFの検出器容量の下でシミュレーション。
検出器容量を数pFと考えると、電子雑音は高々500e。
スレッショールドレベルは2000e。
電子雑音による影響は十分に小さい
入力容量 出力雑音 電子雑音への
換算(e’s)
(mV)
(pF)
0
2.38
177
1
4.49
333
2
7.24
537
5
15.28
1133
10
26.54
1968
4.回路シミュレーションを用いた評価試験
電源電圧の揺れに対する感度テスト
0,1,2,5,10pFの検出器容量の下でシミュレーション
検出器容量=0pFの下で、最大12.63dB(4.3倍)
電源電圧の揺れを100μVと見積もると、出力電圧の揺れは430μV(32電子相当)。
電源電圧の揺れによる影響はほとんど無視できる。
4.回路シミュレーションを用いた評価試験
ディジタル部
シミュレーションツール:verilog
◆アナログ回路部からの信号を仮定する。
100ns周期のクロックを入力。
◆その信号をカウンタ回路で計数する。
40nsから計数スタート
◆計数値をレジスタに読み書きする。
4.回路シミュレーションを用いた評価試験
ディジタル部
◆アナログ回路部からの信号を仮定する。
100ns周期のクロックを入力。
◆その信号をカウント回路で計数する。
40nsから計数スタート)
◆計数値をレジスタに読み書きする。
時間
(ns)
計数値
(グレイコード)
計数値
(10進数)
2040
00011110
20
20
3040
00010001
30
30
・・・
・・・
・・・
4.回路シミュレーションを用いた評価試験
ディジタル部
◆アナログ回路部からの信号を仮定する。
100ns周期のクロックを入力。
◆その信号をカウント回路で計数する。
40nsから計数スタート)
◆計数値をレジスタに読み書きする。
時間
(ns)
計数値
(グレイコード)
計数値
(10進数)
2040
00011110
20
3040
00010001
30
・・・
・・・
・・・
時間
(ns)
読出値
(グレイコード)
読出値
(10進数)
20060
30
21060
・・・
・・・
・・・
20
4.回路シミュレーションを用いた評価試験
ディジタル部
◆アナログ回路部からの信号を仮定する。
100ns周期のクロックを入力。
◆その信号をカウント回路で計数する。
40nsから計数スタート)
◆計数値をレジスタに読み書きする。
時間(ns)
信号レベル(書き込み)
時間(ns)
信号レベル(読み込み)
2040
GG(b)=00011110
W=1000
20060
QQ(b)=00011110
R=1000
3040
GG(b)=00010001
W=0100
21060
QQ(b)=00010001
R=0100
4040
GG(b)=00111100
W=1100
22060
QQ(b)=00111100
R=1100
5040
GG(b)=00101011
W=0010
23060
QQ(b)=00101011
R=0010
6040
GG(b)=00100010
W=1010
24060
QQ(b)=00100010
R=1010
7040
GG(b)=01100101
W=0110
25060
QQ(b)=01100101
R=0110
8040
GG(b)=01111000
W=1110
26060
QQ(b)=01111000
R=1110
9040
GG(b)=01110111
W=0001
27060
QQ(b)=01110111
R=0001
10040
GG(b)=01010110
W=1001
28060
QQ(b)=01010110
R=1001
11040
GG(b)=01011001
W=0101
29060
QQ(b)=01011001
R=0101
12040
GG(b)=01000100
W=1101
30060
QQ(b)=01000100
R=1101
13040
GG(b)=11000011
W=0011
31060
QQ(b)=11000011
R=0011
14040
GG(b)=11001010
W=1011
32060
QQ(b)=11001010
R=1011
15040
GG(b)=11011101
W=0111
33060
QQ(b)=11011101
R=0111
16040
GG(b)=11110000
W=1111
34060
QQ(b)=11110000
R=1111
16060
GG(b)=11110001
W=0000
35060
QQ(b)=11110001
R=0000
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
5.チップ製作
以上のとおり設計された回路を集積化し、
一つのチップとして製作する。
レイアウト設計:(株)デジアンテクノロジー
回路試作:MOSIS
4mm
4mm
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
6.試作チップの評価試験
フローチャート
6.試作チップの評価試験
フローチャート
OK
誤動作確認
6.試作チップの評価試験
ピクセル選択シフトレジスタ
x方向の
シフトレジスタ
x
y
y方向の
シフトレジスタ
6.試作チップの評価試験
ピクセル選択シフトレジスタ
x方向の
シフトレジスタ
x
XSEL
XCK
y
y方向の
シフトレジスタ
XSELP
6.試作チップの評価試験
ピクセル選択シフトレジスタ
x方向の
シフトレジスタ
x
XSEL
XCK
y
y方向の
シフトレジスタ
XSELP
6.試作チップの評価試験
ピクセル選択シフトレジスタの動作確認
シミュレーション結果
測定結果
XSELPの立上り:
7発目のXCKの立上りに同期
非常に遅いXCK信号でのみ動
作する。しかし・・・
XSELPの立下り:
XSELの立下りに同期
XSELPの立上り、立下りともに
XCK、XSELに同期していない。
6.試作チップの評価試験
問題個所
IOパッドの入力抵抗の前後で信号が途切れている。
6.試作チップの評価試験
入力抵抗部のFIB加工
入力抵抗の前後のメタル層をショート
信号が回路内部に伝わる
6.試作チップの評価試験
EBテストによる波形観測
XSELP、YSELPともにクロック信号、
セレクト信号に同期している。
問題個所を入力抵抗に特定。
XSELP
YSELP
8.今後について
未評価試験の評価
評価済
未評価
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
7.まとめ
回路シミュレータを用いた回路設計、
及びその評価
◆300ns以上の時間分解能を持ち、ビームトレインを16分割し
たそれぞれの時間領域におけるヒット数の記録・保持・読み出
しができる。
◆skew条件、温度条件を変えた状態でも十分な性能を維持で
きる。
◆電子雑音や電源電圧の揺れによる影響が小さい。
原理的には十分な性能を持った
回路の設計が成された。
7.まとめ
試作チップに対する評価試験
◆ピクセル選択シフトレジスタ部に異常を発見。
◆問題個所をIOパッドの入力抵抗部に特定。
入力抵抗部をショートさせることで回路内部に信号が伝わって
いることを確認。
問題個所の発見・修正を行った。
次回の試作にフィードバック。
目次
1. ILC実験計画
2.本研究の目的
3. Pair Monitorの読み出し回路設計
4. 回路シミュレーションを用いた評価試験
5.チップ製作
6. 試作チップの評価試験
7. まとめ
8.今後について
8.今後について
チップの再試作
最小限の修正
・問題の入力抵抗部をショートさせる。
・安定性向上のためのトランジスタを追加。
8.今後について
未評価試験の評価
評価済
未評価
ご清聴ありがとうございました。
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Pair Monitorの読み出し回路設計