放射線計測用の
低雑音アナログASICの開発
東京大学理学系研究科物理学専攻
ISAS/JAXA
田村 健一
井上 北斗、小林 謙仁(東大理、ISAS/JAXA)
高島 健、高橋 忠幸、中澤 知洋(ISAS/JAXA)
池田 博一(高エ研)、木原 邦夫(広大理)
NASA
X線・可視光で見た
活動銀河(Cen-A)
宇宙の硬X線(~100keV)のイメージング
ピクセル型硬X線検出器(数千ピクセル)を開発
CdTe(テルル化カドミウム)
ピクセル型半導体素子
バンプ接合技術
信号読み出し用
アナログASIC
(アナログASICとCdTeピクセルのチャンネルは1対1に対応)
多チャンネルのため、超高密度に実装された読み出しシステムが必要
アナログASICを開発
我々のアプローチ
CdTe素子
接合技術
オーミック
or
ダイオード
[1]
by
ACRORAD
[2][3]
In/Auバンプ接合
In
~150 µm
Au stud
(MHIと共同開発)
[1]
5 cm
CdTe
underfill
50 micron
ceramic
fanout board
1次元ASIC
VA32TA
ASIC
単結晶
ガードリング電極
2次元ASIC
IDEASと
共同開発
・ASIC技術を持つ、世界の他のグループと共同開発
・自らの手で、独自のアーキテクチャのASICを開発
[1]高橋et al, IEEE Trans. Nucl. Sci. (2001)
[2]田中et al, New Astro. (2003)
[3]中澤et al, IEEE Trans. Nucl. Sci. (2004)
ASIC開発には、
アナログASIC開発の方針
時間がかかる、修正がきかない
・実証済みの回路ブロックの蓄積
・製造プロセスの個性の経験
ASIC試作1
アナログ回路
「K01」
2次元ピクセルの
効率的な読み出し 「H01」
高速イメージング
…etc
12×12 ピクセルASIC
井上 本学会 28aZK-11
ASIC試作2
評価、改良
「T01」
納入済
アナログASICに
要求する仕様
1つ1つの回路ブロックを
step by stepで開発、検証
「K02」
納入待
「H02」
完成
「T02」
納入待
・低雑音(<100e RMS @0pF)
・低消費電力( <100mW / pixel)
・放射線耐性(100k Rad, SEL耐性)
・数千チャンネルの高速読み出し
宇宙観測衛星搭載
のため
アナログ回路評価用のASIC(K01)の試作 2003年秋物理学会
小林発表
・ローム社 CMOS 0.35mmプロセス
(VDECを経由して試作を依頼)
・16チャンネル分、並列に配置
ピークホールド回路
=高抵抗回路
IN1
P/H
CSA
アナログ出力
+
ー
IN2 Buffer
Vth
トリガー
コンパレータ回路
CSA 出力
4.9
mm
ゲインアンプ出力
P/H 出力
K01の写真
目的であった、アナログ回路の基本動作の確認は達成
「K01」 2つの問題点
①ゲインアンプ出力のオフセットのばらつき
(アナログ出力のレンジ(~700mV)と同等のレベル)
・製造プロセスによってMOSのパラメータがばらつくこと
による
AC結合にすることで対応
②雑音レベルが高い(P/H出力)
(目標100e[RMS]以下に対して、実測1200e[RMS])
・特に「微分+積分」回路でノイズがのる
・CSAのノイズが支配的になるという、設計時の予想に反する
低雑音化の2つの対策
改良型ASIC(K02チップ)の開発へ
・TSMC社 CMOS 0.35mmプロセス
・64チャンネル並列配置
10mm
5
mm
K02のレイアウト図
「K02」で改良した点
①AC結合にした(→オフセットのばらつきを抑えた)
低雑音化への2つの対策
②CSA の Cf を小さくしてゲインを稼ぎ、S/N比を向上
0.2pF → 0.1pF or 0.05pF(スイッチによって切換可)
③雑音源の「微分+積分」回路の前段に「積分回路を挿入」
(積分回路でゲインを稼ぎ、S/N比を向上)
K02の回路図
③積分回路
ピークホールド回路
②Cf
2pF
CSA
2pF
「微分+積分」回路
①AC結合
P/H
Vth
①AC結合
コンパレータ
改良後の雑音レベルの評価
T-Spice ver 9.11によるノイズシミュレーション結果
「雑音レベル=90e(RMS)」 (Cf = 0.05 pFの場合)
(1)フィードバックコンデンサ(Cf )の値を小さくした効果
雑音レベル
Cf
90e
140e
200e
0.05pF
0.1pF
0.2pF
Cf
CSA
シミュレーション結果
(2)「微分+積分」回路の前に積分回路を挿入した効果
雑音レベル
90e
180e
挿入した場合
挿入しなかった場合
シミュレーション結果
K01とK02の雑音レベルの比較
雑音レベル
1200e
K01の実測値
600e
K01のシミュレーション
90e
K02のシミュレーション
10mm
○ K01の雑音測定では、
・環境ノイズを除去し切れていない可能性もある
・1/f 雑音がローム社のSpiceパラメータに含まれず
→本来の雑音レベルはより大きい可能性が高い
5
mm
○ K02のシミュレーションでは、1/f 雑音まで考慮している
(TSMC社のSpiceパラメータには1/f 雑音が含まれているため)
「K02」ASIC
4月納入予定
来月からK02の雑音レベルを実測予定
まとめ
・ピクセル検出器読み出し用 ASIC(2次元、低雑音、
セルフトリガ)を開発
・最初の試作の問題点を改良したASICを開発
①オフセットのばらつきを抑制
②低雑音化
(4月納入予定、TSMC社)
・今年は、64×64チャンネル2次元配置ASICを開発
今年の予定
4月 K02納入予定、評価開始
5月 64×64チャンネル2次元ASIC「H02」の設計開始
(↑K02のアナログIPを反映)
10月 H01チップ完成予定
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ガンマ線半導体ピクセル検出器用 低雑音アナログVLSIの開発 〜16ch